Grant KBN (2003-2005)

Realizacja układowa CMOS VLSI sieci synchronicznych oscylatorów

dla celów segmentacji obrazów binarnych

kierownik: dr hab. Michał Strzelecki, wykonawca: dr Jacek Kowalski

Celem projektu jest zaprojektowanie i realizacja układu scalonego CMOS VLSI zawierającego strukturę sieci synchronicznych oscylatorów, który będzie wykorzystany do segmentacji obrazów binarnych. Segmentacja z wykorzystaniem sieci oscylatorów jest oparta na teorii chwilowej korelacji, która próbuje wyjaśnić mechanizm analizy obrazów, jaki zachodzi w ludzkim mózgu. Symulacje komputerowe tej metody segmentacji wykazały jej dużą przydatność w przypadku analizy obrazów biomedycznych oraz obrazów tekstur (również tekstur biomedycznych). Segmentacja obrazów binarnych, która będzie realizowana przez układ scalony ma zastosowanie m.in. w analizie mikroskopowych obrazów tkanki skóry oraz w wykrywaniu określonych wzorców w przypadku obrazów dokumentów. Realizacja projektu będzie zawierała etap symulacji układowej sieci synchronicznych oscylatorów, projekt oraz testowanie struktury układu scalonego, jego realizację z wykorzystaniem konsorcjum Europractice oraz testowanie układu z wykorzystaniem karty interfejsu pomiędzy układem scalonym i komputerem PC. W wyniku projektu powstanie stanowisko do wstępnego przetwarzania i segmentacji obrazów binarnych, zawierające kartę z układem scalonym CMOS z zaimplementowaną strukturą sieci synchronicznych oscylatorów oraz komputera PC.

Wstępne wyniki symulacji z wykorzystaniem programu SPICE/ICAP4 firmy INTUSOFT przedstawiono w pracach:

· M. Strzelecki, J. Kowalski, Model układowy CMOS oscylatora do segmentacji obrazów, I Krajowa Konferencja Elektroniki, Kołobrzeg, 10-12 czerwca 2002, 253-258

· J. Kowalski, M. Strzelecki, Projekt realizacji CMOS sieci oscylatorów do segmentacji obrazów binarnych, II Krajowa Konferencja Elektroniki, Kołobrzeg, 9-12 czerwca 2003, 169-174

Układ scalony sieci synchronicznych oscylatorów został zrealizowany w technologii AMIS 0.35µm. Poszczególne bloki funkcjonalne układu, wyniki ich symulacji i pomiarów oraz wyniki segmentacji przykładowego obrazu binarnego przedstawiono w pracach:

· J. Kowalski, M. Strzelecki, A De Vos, Relaxation oscillator circuit design for image segmentation, Proc. of IEEE Workshop on Signal Processing 2004, 24 September 2004, Poznan, Poland, pp. 27-31

· J. Kowalski, M. Strzelecki, Weryfikacja pomiarowa bloków funkcjonalnych CMOS układu scalonego VLSI sieci oscylatorów do segmentacji obrazów binarnych, materiały IV Krajowej Konferencji Elektroniki, 13-15 czerwiec 2005, Darłowo, pp. 519-524

· J. Kowalski, M. Strzelecki, CMOS VLSI Chip for Segmentation of Binary Images, Proc. of IEEE Workshop on Signal Processing 2005, 30 September 2005, Poznan, Poland, pp. 251-256

· J. Kowalski, M. Strzelecki, P. Majewski, CMOS VLSI Chip of Network of Synchronised Oscillators: Functional Tests Results, Proc. of IEEE Workshop on Signal Processing 2006, 29 September 2006, Poznan, Poland, pp. 71-76